首页
精品课程
集成电路行业
数字IC前端
数字IC后端
高校课程共建
企业培训课程
芯人基础课
芯人VIP
免费公开课
资讯
就业求职
登录
注册
数字验证工程师新员工系统培训
第36任务： Lab5代码讲解
查看课程
任务列表
第1任务： 数字IC设计流程
第2任务： Linux操作系统基础
第3任务： gvim基本概念
第4任务： gvim上机实践操作演示
第5任务： 数字逻辑仿真技术VCS
第6任务： Verilog RTL设计 - 数据类型
第7任务： Verilog RTL设计 - 操作符合过程控制
第8任务： Verilog RTL设计 - Task和Function
第9任务： Verilog RTL设计 - 并发线程
第10任务： Verilog RTL设计-经典组合和时序电路
第任务： Verilog RTL设计-有限状态机的写法
第任务： Verilog RTL设计-同步和异步FIFO的设计
第任务： ASIC Functional Verification Verilog Testbench
第11任务： System Verilog Verification课程概述
第12任务： Verification Plan and Environment
第13任务： SVV_Interface和Program_1
第14任务： SVV_Interface_Program_2
第15任务： SVV_数据类型_1
第16任务： SVV_数据类型_2
第17任务： SVV_programming basic
第18任务： SVV_并发线程上
第19任务： SVV_并发线程下
第20任务： SVV_面向对象编程上
第21任务： SVV_面向对象编程下
第22任务： SVV_随机化Randomization
第23任务： program/fork join/randomize等问题详解
第24任务： SVV_线程内部通信
第25任务： SVV_Function_Coverage
第任务： SVV_Assertion_Summary
第任务： SVV_Assertion_Sequence
第任务： SVV_Assertion_Property
第26任务： Router_DUT_Spec
第27任务： UVM_OOP_overview
第28任务： UVM_testbench_Lab1
第29任务： UVM_transaction_Modeling_Lab2
第30任务： UVM_Creating_sequences_lab3
第31任务： UVM_Component_config_lab4
第32任务： UVM_Component_config_override_lab4
第33任务： Lab4代码讲解
第34任务： UVM_TLM_communication
第35任务： UVM_SCB_and_Cov_lab5
第36任务： Lab5代码讲解
第37任务： UVM_callback
第38任务： UVM_Component_phase
第39任务： UVM_Sequence_lib_virtual_seq_lab6
第40任务： UVM_RAL_1_lab7
第41任务： UVM_RAL_2_lab7
第42任务： UVM_Review
第43任务： AMBA总线接口协议讲解
第44任务： SOC系统功能验证流程和指标
第45任务： 思朗新员工培训结业考试
