首页
精品课程
集成电路行业
数字IC前端
数字IC后端
高校课程共建
企业培训课程
芯人基础课
芯人VIP
免费公开课
资讯
就业求职
登录
注册
Verilog RTL设计工程实践
第29任务： 29-clock domain crossing1
查看课程
任务列表
第1任务： 01-IC设计流程
第2任务： 02-IC设计流程作业讲解
第3任务： 03-操作符与过程控制
第4任务： 04-任务task 和函数function
第5任务： 05-并发线程
第6任务： 06-linux操作系统1
第7任务： 07-linux操作系统2
第8任务： 08-GVIM使用
第9任务： 09-linux作业讲解
第10任务： 10-正则表达式
第11任务： 11-作业讲解-正则表达式
第12任务： 12-逻辑仿真工具VCS使用
第13任务： 13-仿真工具 VCS 演示
第14任务： 14-VCS作业讲解
第15任务： 15-综合工具DC
第16任务： 16-综合工具 DC演示
第17任务： 17-DC作业讲解
第18任务： 18-电路基础1
第19任务： 19-电路基础2
第20任务： 20-经典组合和时序电路
第21任务： 21-作业讲解-组合逻辑
第22任务： 22-有限状态机1
第23任务： 23-状态机作业讲解
第24任务： 24-有限状态机2
第25任务： 25-同步FIFO和异步FIFO的设计1
第26任务： 26-同步FIFO和异步FIFO的设计2
第27任务： 27-metastability1
第28任务： 28-Metastability2
第29任务： 29-clock domain crossing1
第30任务： 30-clock domain crossing2
第31任务： 31-CDC设计实例
第32任务： 32-CDC设计实例 verdi debug
第33任务： 33-Spyglass CDC
第34任务： 34-Spyglass CDC2
第35任务： 35-SoC系统架构1
第36任务： 36-实训芯片介绍2
