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ASIC芯片设计全流程工程实践
第17任务： 17_数字逻辑综合_1节
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任务列表
第1任务： 01_基于HDL的ASIC芯片设计流程，第1节课
第2任务： 02_基于HDL的ASIC芯片设计流程，第2节课
第3任务： 03_verilog语言简介，第1节课
第4任务： 04_verilog语言简介，第2节课
第5任务： 05_verilog仿真平台及数字逻辑仿真，第1节课
第6任务： 06_verilog仿真平台及数字逻辑仿真，第2节课
第7任务： 07_verilog结构级描述和操作符_1小节
第8任务： 08_verilog结构级描述与操作符_2小节
第9任务： 09_verilog行为级建模_1小节
第10任务： 10_verilog行为级建模_2小节
第11任务： 11_verilog中的任务函数和可综合性编码原则_1节
第12任务： 12_verilog中的任务函数和可综合性编码原则_2节
第13任务： 13_verilog延时模型_1节
第14任务： 14_verilog延时模型_2节
第15任务： 15_verilog对验证的支持_1节
第16任务： 16_verilog对验证的支持_2节
第17任务： 17_数字逻辑综合_1节
第18任务： 18_数字逻辑综合_2节
第19任务： 19_PrimeTime_1节
第20任务： 20_PrimeTime_2节
第21任务： 21_数字版图设计_1节
第22任务： 22_数字版图设计_2节
第23任务： 23_RC寄生时序参数提取_1节
第24任务： 24_带时序信息的后仿真_1节
第25任务： 25_形式验证_1节
第26任务： 26_物理验证DRC及LVS_1节
第27任务： 27_DFT可测性设计介绍_1节
第28任务： 28_DFT可测性设计介绍 SCAN&ATPG_2节
第29任务： 29_DFT可测性设计介绍 边界扫描测试_3节
第30任务： 30_存储器内建自测试 存储器建模_1节
第31任务： 31_存储器内建自测试 Memory BIST_2节
第32任务： lab1-RTL模块设计
第33任务： lab2-fulladder全加器_VCS仿真
第34任务： lab3-加法器_DC综合
第35任务： lab4-扫描链插入_DFTCompiler工具
第36任务： lab5-后端物理实现-布局布线_ICC工具
第37任务： lab6-提取RC寄生参数_QRC工具
